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M-Ray Framework

STAR Framework
3D-ART Framework

Architecture, Reliability, and Testing Innovation Framework for 3D ICs
應用於三維積體電路之架構、可靠度、與測試創新架構

隨著製程不斷的演進,以及人們對電子產品的功能需求愈來愈高,將愈來愈多的電路整合進一個晶片(chip)儼然已經成為一種趨勢,今時今日的二維積體電路,如系統單晶片(SoC)等,皆隨著此趨勢並照著摩爾定律(Moore's Law)在成長,另一方面,晶片的面積亦隨著整合的電路愈來愈多、功能性愈來愈多而成長,製程的演進雖然可以使得電晶體的特徵尺寸(feature size)愈來愈小,但製程演進的速度卻依然趕不上晶片膨脹的速度。另外,隨著晶片面積的愈來愈大,總體的連線(global interconnects)亦愈來愈長,使得訊號傳輸所受到的延遲愈來愈大,造成電路效能的降級(degradation)。s

運用矽穿孔(TSV)技術所發展的三維積體電路(3D ICs)技術是為新興的未來電路整合技術,矽穿孔的技術為三維積體電路帶來了較短的總體連線長度與較好的傳輸效能,而三維積體電路擁有多功能、低功率消耗與較小的晶片面積形狀等好處。

在三維積體電路中,測試的議題是個十分大的挑戰,在整個三維積體電路的測試流程中,包含了堆疊前測試(pre-bond test)、認好堆疊測試(known-good stack test,KGS test)與堆疊後測試(post-bond test),堆疊前測試又稱之為認好晶粒測試(known-good die test),其主要為確認此晶粒為功能完整可正常運作,才可將此晶粒拿來堆疊成三維積體電路,固此堆疊前測試結果會嚴重影響三維積體電路的最後良率,而認好堆疊測試即是為了確認在每一次的堆疊過程中,沒有多餘的錯誤發生,如果有,則後續的堆疊即可取消以避免浪費好的晶粒,而堆疊後測試即最後用來確認此堆疊完成之三維積體電路是否完好正常,每個環節息息相關,且因為三維積體電路整合的功能電路太多,造成測試複雜度、測試時間與測試成本十分可觀,所以,該如何有效的整合三維積體電路中所有的測試技術與如何對三維積體電路做良好的測試規劃來有效降低三維積體電路測試複雜度、測試時間與測試成本是為一門重要的議題。

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圖一:三維積體電路整合技術概念示意圖。

在此Framework中,我們將針對三維積體電路(3D IC)的測試做深入的探討,我們將此計畫分為三大項目:1) 三維積體電路測試計畫排程與測試整合技術,將開發適用於三維積體電路測試的標準化測試介面來統一整合所有3D IC中的測試電路,與開發適用於3D IC的測試排程,將3D IC整體的測試時間與成本(cost)進行規劃、化簡後,使整體3D IC的測試能達到低時間成本與低面積成本的目的;2) 三維積體電路輸入輸出介面(I/O interface)測試技術,此項目將針對3D IC的輸入輸出介面的測試技術進行開發,其中3D IC的輸入輸出介面包含襯墊(pad)與矽穿孔(TSV)的部分;3) 三維記憶體測試技術,此項目將針對在三維記憶體中一些測試上面的議題,如溫度、良率等議題進行探討並解決,設計出適用於三維記憶體的內建自我測試技術。最後,將三維積體電路測試整合技術、測試規劃排程與所提出之DFT電路統整為一Framework,並使其能自動化,如圖二所示。

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圖二:此計畫所提出之Framework示意圖。

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圖三:本研究計畫之三維積體電路測試整合技術之Roadmap。

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