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Architecture, Reliability, and Testing Innovation Framework for 3D ICs 應用於三維積體電路之架構、可靠度、與測試創新架構

1.3D IC 的測試整合方法 1

使用穿矽孔(through silicon via,TSV)的3D 整合技術是積體電路設計近來新興起的技術。與2D的積體電路技術相比,3D技術可以提供多項的優點。然而,在應用TSV來量產3D積體電路之前,依然有些挑戰需要被克服。在眾多挑戰之中,測試是一個非常大的挑戰。3D積體電路是由多個可能來自不同地方所設計的裸晶(die)堆疊而成,所以需要一個標準化的測試介面(interface)用來做裸晶之間的測試整合。在這計畫中,我們將研發一個可標準化的測試介面,而此可標準化的測試界面包含測試控制阜與測試存取機制(test access mechanism,TAM)。為了最小化測試所需的輸入輸出阜數,所提出的測試控制阜完全相容於IEEE 1149.1的測試存取阜,而所提出的TAM則是3D積體電路堆疊之後在裸晶之間負責傳輸測試資料。另一方面,每一個裸晶中皆需要一個測試整合的方法來處理各個裸晶中的所有DFT(design-for-testability)電路。所提出的測試整合方法可以支援堆疊前(pre-bond)測試、漸進式(incremental)測試與堆疊後(post-bond)測試。此外,所提出的測試整合方法在電路板層級(board-level)測試時完全與IEEE 1149.1相容。


2.適用於三維晶片鍵合後穿矽孔測試的內建自我測試方法 1

使用穿矽孔(Through Silicon Via;TSV)技術之三維晶片(Three-Dimensional Integrated Circuit;3-D IC) 已被廣泛認知為未來可行的積體電路技術。三維晶片包含由穿矽孔所連結的多層裸晶,可提供現行二維積體電路所沒有的優點。然而,三維晶片測試上的困難度遠大於二維積體電路。我們提出了測試三維晶片中穿矽孔的低成本內建自我測試電路(Built-In Self-Test;BIST)。

現有鍵合後穿矽孔的研究皆藉由IEEE 1149.1與IEEE 1500測試標準,因而每個穿矽孔皆至少需配置一暫存器。然而,穿矽孔的數量通常非常龐大。因此,以IEEE 1149.1與IEEE 1500測試標準為基礎的測試方法將造成較高的面積成本。此外,以三維堆疊的隨機存取記憶體為例,記憶體鮮少配置IEEE 1149.1或IEEE 1500測試封套。上圖為多層記憶體裸晶堆疊於一微處理器裸晶之三維晶片示意圖。為了減少可測試設計電路的面積成本,我們提出的內建自我測試電路考量將穿矽孔安排成一陣列。如上圖所示,記憶體裸晶間或是記憶體與處理器間的穿矽孔規則的擺放。萬一穿矽孔實際擺放並不規則,像是邏輯裸晶之間的穿矽孔,我們仍將之視為邏輯上的陣列連線。

我們所提出的方法將穿矽孔安排成一類似記憶體的陣列,且自我測試電路具有低的測試/診斷時間以及低的面積成本。我們所提出的穿矽孔內建自我測試電路含有解碼器(Decoder)、測試樣式產生器(Test Pattern Generator;TPG)、以及測試資料傳輸與評估電路(Data Transportation and Evaluation;DTE)。實驗結果顯示,對於一穿矽孔大小為45um2所形成的16x32穿矽孔陣列,在使用0.18umCMOS製程的條件下,所提出自我測試電路的額外面積比為2.24%。此外,對於穿矽孔陣列中的緊縛瑕疵(stuck-at fault) ,所提出自我測試電路僅需130個測試時脈週期。與IEEE 1500為基礎的測試方法比較,所提出內建自我測試方法可達到85.2%的面積成本縮減,以及93.6%的測試時間成本縮減(以16×32穿矽孔陣列為條件)。

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3.用於黏合前測試之低成本測試規劃 1

針對三維積體電路黏合前之測試,我們提出測試成本最佳化的技術,以降低測試時間以及額外增加pad的個數。右圖所示為執行晶圓測試之示意圖,每個Probe card可以同時測試多個die,當減少pad個數時,雖然每個die單獨被測試的時間可能增加,但測試平行度可以提高。在黏合前測試這部分,額外增加的除了測試訊號所需的pad外,還需考慮提供電源的pad個數。


1 我們在黏合前測試的所需成本主要考量兩大部分:晶圓測試時間以及所需pad的個數。晶圓測試時間是由每個晶片所需測試的時間以及probe card對於一個晶圓 probe的次數決定,我們沿用在SoC之測試排程的方法,根據測試訊號與提供電路功率的pad個數,得到每個晶片測試所需的時間,然後計算出所需的測試成本。 右圖所示為我們提出以評估的方式進行測試成本最佳化。由於在相同的測試平行度下,不論是減少測試訊號或是提供電路功率的pad個數,晶圓測試時間有兩種狀況:保持不變或增加。




4.TSV自我修復技術 1

3D IC 的TSV 的數量會到達幾千到幾萬個,在TSV 數量如此多的情況下,TSV 的良率將對3D IC 品質與良率造成很大的影響,所以如何對3D IC 中如此大量的TSV 進行有效的修復,是一個急須研究的課題。因此,我們提出一應用於TSV陣列的之自我修復技術並提出一有效降低保險箱面積成本的方法。右圖所示提出之TSV自我修復電路之概念示意圖。每層晶粒的TSV自我測試電路包含有測試向量產生器(TPG)與測試資料傳輸評估介面(test data transportation and evaluation,DTE)。每個TSV陣列擁有各自獨立的測試資料傳輸評估介面與重新可配置電路(reconfiguration),測試資料傳輸評估介面是用來傳送測試向量與觀察所測試的TSV列的測試響應。而重新可配置電路則是包含了修復暫存器(repair register)、重新可配置解碼器(reconfiguration decoder)及重新可配置介面(reconfiguration interface);修復暫存器藉由一有效位元(valid bit)來決定修復暫存器內的修復徵狀是否有效。重新可配置解碼器則用來將修復暫存器的資料解碼之後,用來切換各個TSV的重新可配置介面,使其達到修復的效果。而在bottom die上則需有一個全域的保險箱(global fuse macro)用來儲存TSV的修復徵狀。而保險箱則含有保險箱控制器與保險箱單元陣列兩大部分。因TSV修復的特性使得TSV兩端的上部修復暫存器(upper repair register,RU)與下部修復暫存器(lower repair register,RL)修復徵狀會相同的特性,所以我們藉由此項特性,設計出一藉由繞線方法與提出之保險箱控制器相互配合可以使得全域保險箱的面積變小。

5.3D RAM 自我測試技術 1

記憶體與處理器堆疊之三維晶片被視為解決現今二維晶片處理器與記憶體間記憶體牆(memory wall)之有效方法。因記憶體的IO被TSV所取代而消除了IO頻寬的限制,記憶體的頻寬可大幅上升,所以可有效跨越記憶體牆的限制,使得晶片整體效能大幅提升,如右圖所示。但是,大量之記憶體IO造成自我測試電路設計之困難度,包含測試電路之速度及面積等問題。所以我們提出一適用於高頻寬記憶體自我測試電路以解決高頻寬所衍生之記憶體測試問題。

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因現今3D IC可能來至於不同的vendors,所以會有統一的測試介面標準以供3D IC設計者使用。在此我們使用了我們之前所提出之以IEEE 1149.1為基礎之3D IC的測試整合介面來整合並控制提出之記憶體自我測試電路。因測試介面要操控其他在3D IC中的DFT電路,如scan測試等,其時脈將會有一獨立之測試時脈(test clock),一般來說,測試時脈的速度遠小於正常電路的時脈速度。為此,我們將原本在BIST中的控制器搬移到測試介面端整合在一起,以消除此時脈不同的問題,如右圖所示。


再者,因3D IC的時脈都是藉由TSV傳送的,當TSV有defect發生時,造成時脈上發生skew時,可能會使得我們所輸入各層BIST的測試指令(test commend)有誤動作的情形發生,如須各層同時運作的指令因誤動作而造成各層的運作步驟不一致。為解決此問題,我們提出了一晶粒間同步電路(inter-die synchronization,IDS),如下圖所示。當各層BIST都接收完正確的測試指令之後,藉由一主要BIST統一發送一致能(enable)訊號,通知各層BIST可以開始運作,如此一來,即可解決因時脈的錯誤而造成之BIST功能錯誤的情形發生。

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