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2006 / 2007 / 2008 / 2009 / 2010 / 2011 / 2012

應用於系統單晶片多記憶體模組之基礎矽智產

年份: 2006
提出論文:
1. C.-D. Huang, T.-W. Tseng, and J.-F. Li, "An infrastructure IP for repairing multiple RAMs in SOCs," in IEEE Int. Symp. on VLSI Design, Automation, and Test (VLSI-DAT), (Hsinchu), pp. 163-166, Apr. 2006.
2. C.-D. Huang, J.-F. Li, and T.-W. Tseng,``ProTaR: an infrastructure IP for repairing RAMs in SOCs,'' IEEE Trans. Very Large Scale Integration Systems, vol.15, no.10, pp. 1135-1143, Oct. 2007.

基礎矽智產(infrastructure intelligent property, IIP)應用於非系統正常工作下的任務IP。本計畫所提出的基礎矽智產支援單晶片中多記憶體模組的測試與修復。其特點是: 高度彈性的測試與修復設計。比起典型記憶體測試與修復電路架構,所提出的基礎矽智產可支援不同記憶體與備份元件組態、不同測試演算法與不同備份元件分析演算法。為了提升記憶體測試與修復的組態彈性,目前也有處理器基礎式的內建自我修復架構備提出。處理器可執行所撰寫的測試與修復演算法。然而,處理器執行一個動作通常需多個時脈週期(由多個組合語言完成一指令的特性),因此測試與修復時間較長。所提出的基礎矽智產架構不但提供了高度的測試與修復組態彈性,其測試與修復時間仍與典型記憶體內建自我修復電路相同。

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應用於系統單晶片中 多記憶體模組之可重組內建自我修復電路

年份: 2006
提出論文: T.-W. Tseng, J.-F. Li, C.-C. Hsu, A. Pao, K. Chiu, and E. Chen, "A reconfigurable built-in self-repair scheme for multiple self-repairable RAMs in SOCs," in Proc. IEEE Int. Test Conf. (ITC), (Santa Clara), Paper 30.2, pp. 1-8, Oct. 2006.

現今系統單晶片中,動輒含有上百個內嵌式記憶體模組。根據半導體技術藍圖組織(ITRS) 2003年的報告指出,至2014年,嵌入式記憶體模組將佔據晶片面積94%。因此,記憶體的良率與品質將支配整體系統晶片的良率。此外,隨著電晶體維度的縮減,以及記憶體設計上通常以最嚴苛的設計規則來設計,記憶體已是晶片中密度最高且最易受到瑕疵影響的元件。近年來,記憶體內建自我修復技術甚為熱門。然而,在所提出的相關技術中,大部分是針對單一記憶體所做的設計。倘若,上百個記憶體模組皆配置一內建自我修復電路,面積成本將很可觀。本計畫提出了一重組式記憶體內建自我修復技術。多個記憶體模組將可分享同一個內建式記憶體自我修復電路,大幅降低面積成本。實現結果顯示,針對4個記憶體模組(64x2x8, 128x4x16, 256x8x32, 512x16x64),所提出的內建自我修復電路架構將比典型電路面積減少51.04%。

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