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晶片製作成果

2006 / 2007 / 2008 / 2009 / 2010 / 2011 / 2012

使用雙倍疊乘-累加命中線之低功率三元內容定址記憶體晶片

年份: 2007
提出論文: prepare

三元內容定址記憶體(TCAM)在數位系統中扮演著重要的角色,尤其是網路應用。與隨機存取記憶體相比,三元內容定址記憶體的主要缺點是較高的功率消耗。因此,有效降低功率的技術對於設計三元內容定址記憶體是非常重要的。
我們提出一個雙倍疊乘-累加命中線(Double Pai-Sigma match-line, DPS match-line)架構以減低TCAM比對時的功率消耗。在DPS match-line上,Pai電路實現NAND功能以減少Sigma電路的預充電機率,而Sigma電路則是實現NOR功能。如此DPS match-line的功率消耗可以被減少。此外,N位元的Pai電路將被分成兩個N/2位元的平行運算電路以減少Pai電路的延遲時間。與NOR-type命中線比較,利用此命中線完成之32x64三元內容定址記憶體,可降低60%的功率消耗。另外,一個改進的高優先權編碼器亦被提出來消除典型高優先權編碼器的DC電流。模擬結果顯示出此電路的功率消耗只為典型高優先權編碼器的77%。

A 32×64-bit TCAM with P2S Match Lines
Technology0.18um 1P6M
Supply voltageTCAM array: 1.8 V, Core: 1.8 V
Operation frequency100MHz
DC current consumptionTCAM array: 0.26 mA, overall(output buffer): 1.7 mA
TCAM array power consumption0.468 mW
Chip power consumption3.146 mW
Search energy2.287 fJ/bit/search
TCAM cell area28.5 um2
TCAM array area0.385x0.207 mm2
TCAM core area0.44x0.394 mm2
Whole chip area1.29x1.30 mm2

TCAM_01


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應用於多埠記憶體之內建自我修復電路

年份: 2007
提出論文: T.-W. Tseng, C.-H. Wu, Y.-J. Huang, J.-F. Li, Alex Pao, K. Chiu, and E. Chen,"A built-in self-repair scheme for multiport RAMs ," in Proc. IEEE VLSI Test Symp. (VTS), (Berkeley), pp. 355-360, May 2007.

多埠記憶體(multi-port RAM, MPRAM)的瑕疵模型(fault model)可大致分成兩類: 1) 細胞瑕疵(cell fault)以及 2) 埠相關瑕疵(fault-related fault)。其中,細胞瑕疵與單埠(single-port RAM, SPRAM)中的典型常見瑕疵相同。近年來,由於高速高效率系統的應用(如: 多媒體),多埠記憶體已被用於提升系統生成率(high throughput)的設計。目前,也有多種多埠記憶體測試演算法備提出。然而,典型的多部測試演算法,埠相關的瑕疵仍有定位(fault location)的相關問題。可分成兩種情況: 1) 偵測得到埠相關瑕疵,但所回報的瑕疵位置錯誤; 2) 偵測的瑕疵資訊不完整。此兩問題將影響記憶體修復的效率。本計畫所針對此兩問題提出了內建的診斷方法,並開發搭配診斷的內建自我修復流程。實驗結果顯示,假設記憶體內有20%埠相關瑕疵,對於不同的備份元件組態,所提出的方法可提升8.4%至14.4%的修復效率(repair rate)。

CCH_BISR.jpg


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應用於隨機存取記憶體之雜訊可容忍內建自我測試電路

年份: 2007
提出論文: T.-W. Tseng, C.-H. Wu, and J.-F. Li ,"Soft-error tolerant BIST scheme for random access memories ," in IEEE European Test Symposium (ETS), (Freiburg, Germany), pp. May 2007 (informal proceeding).

現今積體電路的維度不斷縮小,工作電壓也不斷下降,造成積體電路更亦受到外在雜訊所干擾。雜訊的來源可分成兩部分: 1) 晶片外雜訊,如輻射或宇宙射線; 2) 晶片內雜訊,通常由積體電路正常工作時內部自我累積的不正常電荷引發。記憶體的雜訊容忍能力已有多篇論文探討。然而,內建自我測試電路本身的雜訊容忍能力也是很重要的,關係著測試本身的品質。本計畫根據了內建自我測試電路內主要幾個電路功能方塊,開發了低面積成本的雜訊容忍方法。實驗結果顯示,當雜訊所造成軟性瑕疵發生率為2E-7(failure in time, FIT)時,軟性瑕疵減少率(soft-error reduction ratio, SER)仍可達100%。

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