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晶片製作成果

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使用混合樹狀NAND/NOR命中線之低功率三元內容定址記憶體晶片

年份: 2008
提出論文: prepare

三元內容定址記憶體(TCAM)在數位系統中被廣泛的使用,尤其是網路應用,可提供平行比對的功能。不過,TCAM擁有複雜的功能。此複雜的功能導致TCAM變成一個面積消耗及功率消耗的元件。因此,面積小及低功率是兩項重要的挑戰在設計一個具有成本效益的TCAM中。並且,良率改善的技術是非常重要對於TCAM而言,因為TCAM的面積通常是非常大的。
我們提出一個低功率TCAM使用混合樹狀NAND/NOR命中線(Hybrid Tree-NAND/NOR match line)。混合樹狀NAND/NOR的架構可以增加NAND部分的位元數目在一排TCAM中,此排造成的比較功率及比較延遲可藉由NAND部份的數目增加而減少到最低限度。因此,提出TCAM使用混合樹狀NAND/NOR命中線的比較操作的能量是非常低。我們已實現一個32x64位元的TCAM使用混合樹狀NAND/NOR命中線。此測試晶片的測量結果顯示操作在110MHz的TCAM功率消耗只有0.4122mW。並且,能量消耗是非常低的,只有約1.90fJ/bit/search。相比之下,與現有在一般應用中的TCAMs,被提出來的TCAM能達到較佳的能量消耗。

A 32×64-bit TCAM with HTN2 Match Lines
Technology0.18um 1P6M
Supply voltage1.8V
Operation frequency110MHz
TCAM array power consumption412.2uW
Search energy1.90fJ/bit/search
TCAM cell area9.23um×2.46um
TCAM word area9.23um×186.1um
TCAM array area325.34um×208.3um
Whole chip area953um×1018um

TCAM_02


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應用於系統單晶片隨機存取記憶體之 平行-分享式內建自我修復電路

年份: 2008
提出論文: T.-W. Tseng and J.-F. Li, "A shared parallel built-in self-repair scheme for random access memories in SOCs," in Proc. IEEE Int. Test Conf. (ITC), (Santa Clara), Paper 25.2, pp. 1-8, Oct. 2008

記憶體內建自我修復電路搭配可修復式記憶體(包含備份元件)已被廣泛使用於提升記憶體良率。現今商品化的DRAM若沒有使用備份元件,其良率將趨近於0。典型記憶體內建自我修復電路的架構大概可分成1) 特定式(dedicated)與2) 分享式(shared)。分享式內建自我修復電路使用單一電路支援多記憶體模組的測試與修復,可有較低的面積成本。然而,典型分享式電路只支援單一記憶體循序的測試,換句話說,測試時間是多個記憶體模組測試與修復時間的總合。因此,我們提出了平行-分享式的內建自我修復電路架構,可支援多記憶體模組的平行測試與修復,大幅降低測試時間成本。其測試與修復時間近似於特定式電路的時間。實驗結果顯示,針對5個記憶體模組(512x16x64, 512x16x64, 521x16x32, 256x16x64, 256x16x32),所提出的平行-分享式電路比特定式電路面積減少20%,而只付出額外0.005%的測試與修復時間。

pbisr.jpg


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針對記憶體內含靜態與動態瑕疵之可靠度提升與自我修復技術

年份: 2008
提出論文: submitted

隨著電晶體製程的演進,電晶體維度不斷縮減,記憶體內出現電阻性開路(resistive open)瑕疵的機率大幅增加。透過實驗模擬,某些電阻性開路瑕疵將造成所謂的動態瑕疵(dynamic fault)。與典型靜態瑕疵(static fault)不同的是: 透過連續對有瑕疵的記憶體位置存取,此種瑕疵才會被觸發(fault sensitization),進而影響到記憶體的正常工作。另一方面,記憶體搭配備份元件來修復瑕疵來提升良率的方式已被廣泛使用。本計畫改變了典型記憶體修復的分析流程。當診斷出瑕疵為典型靜態瑕疵,以備份元件修復。然而,若診斷出動態瑕疵,仍以剩餘的備份元件修復。當備份元件不足以修復動態瑕疵,透過所提出的動態瑕疵容忍電路使記憶體可正常工作。因此,記憶體的良率可進一步提升。實驗結果顯示,本計畫所提出的方法可提升修復效率(repair rate) 6%至10%。

dynamic_tolerant.jpg


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用於無線測試平台 具診斷資料壓縮功能之記憶體自我測試電路

年份: 2008
提出論文: prepare

無線測試平台為近年來新的研究議題。利用晶片上的無線通訊IP與測試機台間建立無線傳輸通道來傳輸測試資訊,具有低測試機台成本、不需昂貴測試探針、以及低空間暫用等優點,可大幅縮減現行積體電路的測試成本。然而,較低的無線傳輸頻寬是其限制之一。此外,記憶體內建自我診斷的技術已被廣泛用於提升晶片良率。但此技術需傳輸大量的記憶體診斷資訊至外界,有較大傳輸頻寬的需求。為了使用低成本的無線測試平台,我們提出了高壓縮效率的記憶體診斷資料壓縮技術,並在晶片內整合至無線測試平台所需的通訊模組。實驗結果顯示,針對一512K-bit記憶體,壓縮率(原始資料量-壓縮後資料量/原始資料量)可達75.84%/93.38%,於100% single-cell fault/混和各種瑕疵型態分佈。以下為晶片規格與晶片照相圖。

Voltage1.8V/3.3V
Die size2.12344x2.10836 mm2
Clock rate44 MHz
Gate count72432
TechnologyTSMC 0.18 1p6m
Memory size40000 um2
Power40.67 mW @ 44MHz
Package68 CLCC

Image0626-1617(S-Video).jpg


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應用於網路晶片上隨機存取記憶體測試及修復電路

年份: 2008
提出論文: H.-N. Liu, Y.-J. Huang, and J.-F. Li, "A packet-based built-in self-test method for RAMs in mesh-based NoCs ," in Proc. 19th VLSI/CAD Symp., pp. , Aug. 2008

隨著製程的進步,越來越多的電晶體被整合至單一晶片內。晶片設計者趨向於使用有規律架構之傳輸網路來解決複雜晶片在效能、能量消耗以及可靠度等方面所遭遇的瓶頸。網路晶片是一種新的傳輸架構,目前被廣泛的運用於大尺度的晶片中。而記憶體也是最常被使用於複雜晶片中的組件。
我們提出了一種運用封包的自我測試電路以及自我修復電路,該電路可以針對網狀架構之網路晶片上的隨機存取記憶體進行測試以及修復動作。自我測試與自我修復電路可以重複利用網路晶片上的網路架構去傳輸測試圖騰,當自我測試與自我修復電路對大量記憶體進行測試及修復時,不會受到繞線問題的限制。因此,可以大幅度的降低自我測試以及自我修復電路的額外面積消耗。而我們所提出的自我測試和修復電路更能夠降低整體測試時間並且提高晶片的良率。我們所提出運用封包的自我測試和自我修復電路用於測試十五個8Kx64-bit的記憶體時,其所需增加的面積分別為0.92% 和1.38%。而且,自我修復電路可以有效地提高晶片良率。舉例來說:『可以將十五個8Kx64-bit記憶體組成的晶片良率由百分之八十提升至百分之九十四。』
此晶片實現我們提出之自我測試與自我修復電路於4x4 mesh架構之網路晶片。

noc_jerry.jpg


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