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用於記憶體之具最佳修復效率內建自我備份元件分析電路技術

年份: 2009
提出論文: T.-J. Chen, T.-W. Tseng, and J.-F. Li,"A reconfigurable built-in redundnacy-analysis scheme with optimal repair efficiency for RAMs," in Proc. 3rd VLSI Test Technology Workshop (VTTW), (Nantou), pp. 93-98, July 2009.

記憶體內建自我修復技術已廣泛使用於提升技記憶體的良率,透過內建備份元件分析程序,決定如何有效率的支配備份元件。備份元件分析一般可分為:1) 徹底搜尋式; 2) 探索式。徹底搜尋式分析可達最佳修復效率(i.e.,只要記憶體瑕疵的分佈有存在對應的修復策略,此種演算法必能找到此修復解),而探索式分析僅可達到近似於最佳解的方法。早期徹底搜尋式內建自我修復技術有以下缺點: 面積大,使用多備份元件分析器平行分析。因此,有使用單一備份元件分析器的方法被提出。然而,使用單一分析器之典型方法仍有以下缺點: 測試時間長,需多次測試程序。因此,本計畫提出「具最佳修復效率內建自我備份元件分析電路」解決了上述問題,具有「單一分析電路」與「單一測試程序」的特性,可大幅降低測試電路額外面積與測試時間。此外,所提出內建自我修復技術還具有可同速測試記憶體的優點,執行記憶體備份元件分析時,並不需暫停測試程序,可提升時序相關瑕疵的覆蓋率。此外,我們實現晶片以驗證此技術的可行性。本晶片規格如下:

TechnologyTSMC 0.18 1p6m
Voltage3.3/1.8 V (IO/ Core)
Clock rate143 MHz
Gate count6296 gates
Power10.04 mW
Chip Area1.57 mm2
Memory Area0.06 mm2
Scan Chainchain count: 1 (397 bits)
PackageSB28

Optimal_ReBISR_w600.jpg


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透明式記憶體內建自我修復技術

年份: 2009
提出論文: H.-C. Lu and J.-F. Li,"A programmable online/off-line built-in self-test scheme for RAMs with ECC ", in Proc. IEEE International Symp. on Circuits and Systems (ISCAS), (Taipei), pp. -, May, 2009.

一般而言,典型記憶體修復使用於記憶體出廠前的測試,利用備份元件來修復(取代)記憶體中有瑕疵的位置。因此,記憶體內建自我修復技術可提升記憶體出廠前的良率。然而,隨著製程維度下降,電路本身製程的不穩定性與外在環境影響,有愈來愈多記憶體出現永久性瑕疵於記憶體使用一段時間後才出現,影響了記憶體的可靠度。因此,我們希望開發可於記憶體出廠後,線上測試與修復的技術。透明式測試技術一般應用於線上測試,利用系統暫停對記憶體存取時,對記憶體作線上測試,可提升記憶體可靠度。然而,典型透明測試只能偵測記憶體是否有瑕疵,卻無法定位瑕疵位置。我們提出了「透明式記憶體內建自我修復技術」,結合錯誤更正碼可即時訂位瑕疵的優點,以及透明測試可週期性、系統化偵測功能性瑕疵的優點,可線上即時使用備份元件修復記憶體瑕疵。根據實驗分析,在硬瑕疵發生率為10-8/hour以及軟瑕疵發生率為10-7/hour條件下,使用本技術8192×64-bit 記憶體於4000小時候,仍有68%記憶體可正常運作。此外,我們實現晶片以驗證此技術的可行性。本晶片規格如下:

TechnologyTSMC 0.18 1p6m
Voltage3.3/1.8 V (IO/ Core)
Clock rate58 MHz
Gate count24282 gates
Power24.02 mW
Chip Area2.9102 mm2
Memory Area0.2197 mm2
Scan Chainchain count: 2 (1710 bits)
PackageSB48

TRS_BISR_w600.jpg


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