ARES LAB
ARES簡介 研究方向 研究成果 成員 照片 相關連結 成員專區
晶片製作成果

著作

成果影片展示

可技轉技術

計畫成果
M-Ray Framwork
STAR Framwork
3D-ART Framwork

晶片製作成果

2006 / 2007 / 2008 / 2009 / 2010 / 2011 / 2012

應用於三維晶片中的測試方法與可測試電路

年份: 2010
提出論文:
  1. C.-C. Chi, C.-W. Wu, and J.-F. Li,"A low-cost and scalable test architecture for multi-core chips," in Proc. IEEE European Test Symposium (ETS), (Prague), pp. 30-35-, May 2010.
  2. Y.-J. Huang, C.-W. Chou, and J.-F. Li,"A low-cost built-in self-test scheme for an array of memories," in Proc. IEEE European Test Symposium (ETS), (Prague), pp. 75-80, May 2010.
  3. C.-W. Chou, J.-F. Li, J.-J. Chen, D.-M. Kwai, Y.-F. Chou, and C.-W. Wu,"A test integration methodology for 3D integrated circuits," in Proc. IEEE Asian Test Symp. (ATS), (Shanghai), pp. 377-382, Dec. 2010
三維整合技術目前已被廣泛地認為是未來整合晶片的技術。其中,利用穿矽孔 (Through-Silicon Via) 作為垂直方向連結的三維整合技術最受矚目,此技術可降低導線長度、針腳的電容、晶片面積、以及不同製程的整合。在此晶片中,我們以數個AES電路作為運算單元連結多個緩衝記憶體成為三維的多核心系統,並-三維記憶體同作為待測之三維整合電路,然後利用此晶片驗證我們所提出的各種應用於三維晶片中測試方法與可測試電路,包括:
  1. 用於測試記憶體陣列之低成本內建自我測試電路
  2. 用於多核心之低成本且可擴充性之測試架構
  3. 用於三維晶片之測試整合方法
  4. 三維記憶體
  5. 用於三維記憶體之低接腳數內建自我測試與診斷電路
  6. 堆疊後的矽穿孔測試
TechnologyTSMC 0.18um 1P6M
Logic supply voltage1.8V
IO supply voltage3.3V
Clock rate33MHz
Signal pin count114
TSV count245

Optimal_ReBISR_w600.jpgOptimal_ReBISR_w600.jpg
第一層裸晶之佈局(左)及晶片(右)

Optimal_ReBISR_w600.jpgOptimal_ReBISR_w600.jpg
第二層裸晶之佈局(左)及晶片(右)

Optimal_ReBISR_w600.jpg
TSV之剖面圖

back to top