ARES LAB
ARES簡介 研究方向 研究成果 成員 照片 相關連結 成員專區
晶片製作成果

著作

成果影片展示

可技轉技術

計畫成果
M-Ray Framwork
STAR Framwork
3D-ART Framwork

晶片製作成果

2006 / 2007 / 2008 / 2009 / 2010 / 2011 / 2012

針對三維隨機存取記憶體之內建自我測試電路策略

年份: 2011
提出論文:
  1. Y.-C. Yu, C.-W. Chou, J.-F. Li, C.-Y. Lo, D.-M. Kwai, Y.-F. Chou, and C.-W. Wu, "A Built-In Self-Test Scheme for 3D RAMs," in Proc. IEEE Int. Test Conf. (ITC), 14-4, Nov. 2012
利用矽穿孔(Through-silicon-via, TSV)進行三維晶片整合技術可應用於記憶體堆疊,其高頻寬的特性可有效解決記憶體牆(memory wall)的障礙,另外其低功耗特性亦是未來趨勢所需。然而,測試三維記憶體並無法直接沿用傳統的測試電路及方法, 由於TSV會產生延遲垂直訊號傳遞的延遲,以及三維晶片運作時產生的熱會影響上下鄰近的晶片運作,這些過去沒有的現象將直接影響測試電路運作及測試品質,因此我們針對三維隨機存取記憶體提出了一個內建自我測試電路策略,有效解決這些問題。 我們與工研院合作並且已經實現了此電路在一個真正的三維晶片案例上,其規格如下:

TechnologyTSMC 90nm 1P9M
Supply voltage1V
Test clock of BIST300MHz
Test clock of test interface15MHz
RAM Configuration8 8192x64
# of processor die1
# of RAM dies3
Area of processor die8000x8000
Area of RAM dies4000x4000
# of BIST in a RAM die2
Area of BIST29661um^2
Area overhead of BIST0.185%

Optimal_ReBISR_w600.jpg
三層記憶體晶片與一層邏輯晶片堆疊示意圖(藍點表示TSV)

Optimal_ReBISR_w600.jpg
邏輯晶片與記憶體晶片的實際佈局圖

back to top