ARES LAB
ARES簡介 研究方向 研究成果 成員 照片 相關連結 成員專區
晶片製作成果

著作

成果影片展示

可技轉技術

計畫成果
M-Ray Framwork
STAR Framwork
3D-ART Framwork

Multi-Core Chip Reliability and Yield (M-Ray) Enhancement Framework 用於多核心系統晶片之可靠性與良率改善技術

1 1.用於多核心晶片中同質性記憶體之低成本管線內建自我測試電路

右圖所示為我們提出之低成本管線式內建自我測試電路。我們利用多核心內同質性記憶體的組態與位置特性,提出使用管線式的內建自我測試電路,使在同記憶體單元內的多個同質性記憶體共享一個內建自我測試電路,同時解決繞線、面積、以及測試時間的問題。如圖一所示,第一個記憶體RAM1將寫入自內建自我測試電路產生的測試樣本進行測試,接著將測試樣本讀出傳至下一級的記憶體RAM2做為RAM2的輸入測試樣本。若其中一個記憶體內發生錯誤,錯誤的資料將傳遞至連接於此之下一級記憶體,最後由最尾端之記憶體RAM M傳出。由RAM M讀出的資料Data_output將傳送至測試電路中的比較器進行比較,若有錯誤,則通知外界。藉由將上一級記憶體作為緩衝器的方法,可大幅度降低記憶體內建自我測試所付出的面積消耗。

2
2.用於具有錯誤更正能力記憶體之可程式化線上與離線式內建自我測試電路

為了結合離線自我測試與線上透明測試,並降低硬體實現之複雜度,我們提出可程式化之內建自我測試電路,可同時支援離線測試與線上測試的功能。右圖即為此用於具有錯誤更正能力記憶體之可程式化線上與離線式內建自我測試電路之功能方塊。此內建自我測試電路包括控制器、測試樣本產生器、更正碼比較器(code-comparator) 、與資料輸出模組DEM(data exportation module)。資料輸出模組序列性地輸出診斷資料。此自我測試電路的輸出輸入阜包括時序(CLK)、重設(RST)、BIST選擇線 (BMS)、BIST scan in (BSI)、BIST scan out (BSO) 、BSI的致能線 (BSI_EN) 、BIST完成 (BIST_done) 、與BIST錯誤旗幟 (BEF)。內建自我測試電路藉由產生控制訊號S1、S2、與S3切換記憶體於一般、離線測試、與線上測試模式。

3
3.用於具有錯誤更正能力記憶體之可程式化線上與離線式內建自我測試與修復電路

記憶體內建自我修復技術是個有效並已被廣泛使用來增加晶片良率的技術。配合線上與離線式的內建自我測試電路,在離線式未被使用到的備份原件將可在線上測試與修復時用來修復錯誤的位址,增加記憶體的使用壽命。因此,我們提出高可靠度與低硬體面積消耗的內建自我測試與修復電路,可執行線上與離線式的測試與修復。右圖為所提出的內建自我測試與修復電路架構圖。包括內建自我測試(BIST)與內建備份分析電路(BIRA),以及執行重新配置機制的電路(ARU)。內建自我測試電路的架構與上年度所提出的架構相同。內建備份分析電路包含控制器(RA_CTR)與點陣圖(Bitmap)。

5
4.用於網狀(mesh-based)網路晶片中記憶體之內建自我測試與修復方法

我們提出使用網路作為傳遞路徑之封包式共享內建自我測試電路。將單一測試電路所產生的測試樣本,透過網路傳送至各記憶體進行存取動作,再使用網路將記憶體之反應傳回至測試電路中,以得知是否有錯誤。以網路做為路徑之方法,不僅能大幅度降低測試電路之額外面積消耗,測試電路可連續產生並傳送樣本至下一級記憶體,無須等待所有的記憶體皆收到同一組測試樣本才產生下一組測試樣本,且可同時支援於同一網路上大小組態不同的記憶體。右圖所示為封包式共享內建自我測試之電路方塊圖。記憶體的測試結果由測試封套內的比較器進行比對,並將比對結果轉換為封包回傳至自我測試電路中。

6
5.適用於多個同質性記憶體之多階層式壓縮技術

針對多個異質性記憶體使用多層次壓縮方式 (Multi-Level Compression Scheme for Multiple Homogeneous RAMs) 主要是由兩個層次模組對漢明徵狀 (Hamming Syndrome) 進行壓縮,即第一層次為 (LR, Level-1 bit) 和第二層 Level-2 bit。如右圖所示,經過 BIST輸出的錯誤徵狀 (faulty syndrome) 會先被分成左半部和右半部兩個子徵狀,經第一層的模組判斷出現錯誤徵狀的該位元是屬於左半部子徵狀還是右半部子徵狀,或是屬於兩者。接著將 (LR, Level-1 bit) 這個結果送到第二層的模組進行霍夫曼編碼。



6.用於測試系統晶片內小型記憶體之加強型IEEE 1500測試封套 7

IEEE 1500已被廣泛運用在測試SOC晶片,其利用標準化的模組測試方法,來解決核心基礎電路的測試問題。然而,內嵌式記憶體通常是利用內建式自己我測試電路(BIST)來測試,而非IEEE 1500。若每個記憶體皆配置一個BIST,整體的DFT面積將會大幅度的增加。因此,若我們能夠利用IEEE 1500測試封套(test wrapper)來測試記憶體,則可大幅減少記憶體BIST所帶來的面積。右圖為所提出的加強型1500測試封套,假設記憶體的輸出與輸入在測試模式時,皆連接到1500的測試封套上。因測試介面邊界暫存器(wrapper boundary register, WBR)有暫存器與切換電路,因此我們可以利用此測試封套將測試向量輸入至記憶體,以及將測試反應暫存至測試封套後輸出至外界。